vhdl

    0зной

    1ответ

    Я проектирую базовый детектор низкого топлива, который включается, когда топливо равно 1/3 пустого или нижнего. Мой код выглядит следующим образом: ENTITY LFDetector_behav IS PORT (Fuel3, Fuel2, Fuel

    2зной

    1ответ

    Используя тестовый код ниже: library ieee; use ieee.numeric_std.all; architecture sim of tb is begin process is begin for c in -1 to 1 loop assert to_unsigned(0, 4) >= c report

    0зной

    1ответ

    Для школы мы делаем код для ALU. Код должен выполнить расчет с 1, 2 или 3 входами и скопировать его на выход, расчет выполнен в зависимости от 4-битного номера. код у меня будет показано ниже, и пробл

    0зной

    1ответ

    Я трудно понять последствия этого кода: Мой компонент: library IEEE; use IEEE.std_logic_1164.all; entity problem is port( clk : in std_logic; a : in std_logic); end problem; archit

    0зной

    2ответ

    Я пытаюсь настроить/написать код VHDL, который позволит мне выводить или вводить данные с USB-порта на плате FISGA Basys3. Проблема в том, что я еще не нашел ни одной темы или вопросов, которые говоря

    1зной

    1ответ

    В VHDL, почему: NOT 'Z' = 'X' , где Z представляет высокоимпедансное состояние, а Х неизвестна (см std_logic типы сигналов ниже). Контекст: Это применимо только к VHDL. Мне был задан вопрос об экзам

    3зной

    2ответ

    Я создал Ethernet 10GE MAC-дизайн в VHDL. Теперь я пытаюсь реализовать CRC. У меня 64-битный параллельный CRC-32 генератор в VHDL. Спецификация: - шина данных 64-бит - шина управления является 8-бит (