Как смоделировать поведение стека или очереди в VHDL? Любые указатели? Я подумал о том, чтобы использовать что-то вроде операции с логическим сдвигом бит, но как проверить ограничения пустого стека ил
Я использую Altera Quartus 2 для создания пользовательского 8-битного процессора, и для его компиляции на моем ноутбуке требуется много времени. Я использую только симуляции и делаю свой процессор схе
Для университетского среднесрочного проекта мне нужно спроектировать конфигурируемый процессор, чтобы написать код в VHDL, а затем синтезировать его на плате FPGA Spartan 3E от Digilent. Я новичок, по
У меня есть код VHDL, который я пишу для класса. Однако инструмент синтеза идентифицирует cell3, cell2 и cell1 как «мертвый» код, и он не будет его синтезировать. Я действительно не знаю, что происход