vhdl

3зной

3ответ

Простая проблема с машиной

У меня очень простой FSM, который должен управлять некоторыми выходными сигналами внешней ОЗУ. Проблема, с которой я столкнулся, связана с обработкой шины данных , которую можно вводить, а также вывод

vhdl fpga finite-state-machine 2010-10-13

---

3зной

3ответ

государства std_logic

Я определил свое состояние следующим образом: type state_type is (s0, s1, s2, s3); signal state : state_type; Теперь я хотел бы использовать эту информацию о состоянии для формирования другого сигн

vhdl fpga 2010-10-15

---

3зной

1ответ

Резервная петля внутри процесса (VHDL)?

Я принимаю университетский курс, чтобы узнать цифровой дизайн с использованием VHDL, и делал некоторое чтение в книге другого день, когда я наткнулся на следующий фрагмент кода: architecture abstract

loops process vhdl 2010-09-06

---

3зной

2ответ

Проблема с логическим оператором VHDL

У меня очень простая проблема с оператором в VHDL. Я пытаюсь сравнить некоторые входы с логическими операторами, но получить сообщение об ошибке ... entity test is port ( paddr : in std_logic_

vhdl 2010-10-26

---

0зной

2ответ

Выполнение 4-битного ALU из нескольких 1-битных ALU

Я пытаюсь объединить несколько 1 бит ALU в 4-битный ALU. Я смущен тем, как на самом деле это делать в VHDL. Вот код для 1bit ALU, который я использую: component alu1 -- define the 1 bit alu component

vhdl alu 2010-10-26

---

15зной

7ответ

Создание VHDL-сервера для LLVM?

LLVM очень модульный и позволяет вам довольно легко определить новые серверы. Однако большая часть документации/учебников по созданию бэкэнда LLVM сосредоточена на добавлении набора и регистров новых

llvm vhdl 2010-09-08

---

16зной

4ответ

Ошибка добавления std_logic_vectors

Я хочу иметь простой модуль, который добавляет два std_logic_vectors. Однако при использовании кода ниже с оператором + он не синтезируется. library IEEE; use IEEE.std_logic_1164.all; use IEEE.std_l

vhdl fpga 2010-10-28

---

17зной

2ответ

VHDL Case/Когда: несколько случаев, одного пункта

Внутри процесса у меня есть что-то вроде этого: CASE res IS WHEN "00" => Y <= A; WHEN "01" => Y <= A; WHEN "10" => Y <= B; WHEN "11" => Y <= C; WHEN OTHERS => Y <= 'X'; END C

case vhdl 2010-09-14

---

0зной

2ответ

Обтекание и переключение между аналогичными объектами в VHDL

Я хочу описать объект, который может нормально функционировать или быть помещен в тестовый режим. Общий дизайн, который у меня есть, - это объект верхнего уровня, который обертывает «реальный» объект

vhdl 2010-09-17

---