Резервная петля внутри процесса (VHDL)?

Question

Я принимаю университетский курс, чтобы узнать цифровой дизайн с использованием VHDL, и делал некоторое чтение в книге другого день, когда я наткнулся на следующий фрагмент кода:

architecture abstract of computer_system is 
    ... 

    cpu : process is 
     variable instr_reg : word; 
     variable PC : natural; 
     ... 
    begin 
     loop 
      address <= PC; 
      mem_read <= '1'; 
      wait until mem_ready; 
      ... 
     end loop; 
    end process cpu; 
end architecture abstract; 

Теперь, как я понял, что, как только процесс достигнет своего последнего утверждения, он вернется и выполнит первый оператор (при условии, что последнее утверждение не было wait, конечно). И цель loop ... end loop; - повторить промежуточный код на неопределенный срок. Так разве это не делает цикл лишним в этом случае? Добавляет ли он какое-либо дополнительное поведение, которое еще не проявлено процессом?

Answer 1

Вы находитесь на месте, насколько я вижу, не нужно иметь петлю.