0зной
1ответ
сигнала <signal> не могут быть синтезированы, плохо синхронное описание
2зной
2ответ
Невозможно получить простую схему распознавания битов Последовательность работы (FSM)
0зной
1ответ
VHDL: команда «другие-как» для сигналов std_logic
0зной
1ответ
Можно ли установить часы в VHDL с помощью внутреннего генератора?
-1зной
1ответ
0зной
1ответ
Синтаксис VHDL ошибка, если затем обработать
-1зной
1ответ
Как сделать интеркалированный вывод с двумя входами
0зной
1ответ
VHDL: наличие нескольких тактовых импульсов в одном процессе
0зной
2ответ
Инициализировать массив целых чисел