0зной
1ответ
значение (VHDL) std_logic_vector
0зной
1ответ
INOUT сигнал порта не определен при использовании в качестве входного и выходного сигналов
0зной
2ответ
Проблемы проектирования и синхронизации трубопроводов
-1зной
1ответ
0зной
1ответ
0зной
1ответ
Как задержать сигнал сброса в счетчике с помощью D-триггеров в VHDL?
0зной
1ответ
VHDL: FSM с несколькими типами состояний
0зной
1ответ
VHDL: как читать/записывать данные из 16 бит в ОЗУ с 8 бит на адрес
-1зной
1ответ
Как использовать Xilinx Division IP Core