Как назначить регистр вывода в verilog?

Question

Мне трудно понять, как назначить значение темпа для выхода. Я искал в Интернете ответ и пробовал всевозможные вещи, но все равно не могу получить назначенный результат. Вот код:

module Reg8bit(
    input CLK, 
    input En, 
    input CLR, 
    input [7:0] in, 
    output [7:0] out 
    ); 

    reg[7:0] temp; 

    always @(posedge CLK) 
    begin 
     if (En) 
     begin 
      if (CLR) 
       out = 8'b0000_0000; 
      else 
       out = in; 
     end 
    end 

    assign out = tempQ; 

endmodule 

Edit: температура должна быть tempQ, извините за опечатку

Answer 1

вероятно Вы имели в виду, чтобы написать

module Reg8bit(
    input CLK, 
    input En, 
    input CLR, 
    input [7:0] in, 
    output reg [7:0] out // out is a variable, not a wire 
    ); 

    always @(posedge CLK) 
    begin 
     if (En) 
     begin 
      if (CLR) 
       out <= 8'b0000_0000; // use Non-blocking assignments 
      else 
       out <= in; 
     end 
    end 
endmodule 

Answer 2

Ваш код не имеет особого смысла. Вы назначаете два раза и не используете свой временный регистр.

вероятно Вы имели в виду, чтобы написать что-то вроде этого:

reg[7:0] temp; 

always @(posedge CLK) 
begin 
    if (En) 
    begin 
     if (CLR) 
      temp <= 0; 
     else 
      temp <= in; 
    end 
end 

assign out = temp; 

Его обычно (не всегда) считается хорошей практикой использования неблокирующего назначения в всегда блоках. Я думаю, что в этом случае вы даже можете сделать это без регистра temp.

Answer 3

В LHS из Назначают заявления всегда должен быть провод. Вы заявили как reg, и хорошо использовать тип данных reg в LHS внутри всегда блока.