Структура моего файла,Как написать регистр без учета регистрационных правил?
`pragma TOKEN1_NAME TOKEN1_VALUE
`pragma TOKEN2_NAME TOKEN2_VALUE
`pragma TOKEN3_NAME TOKEN3_VALUE
`pragma TOKEN4_NAME TOKEN4_VALUE
TEXT{
// A valid VHDL or verilog
}
`pragma TOKEN2_NAME TOKEN2_VALUE
TEXT{
// VHDL or verilog
}
Поскольку я имею дело с обоими Verilog и VHDL.I необходимо перестроить свои символические имена, принимая во внимание, что VHDL чувствителен к регистру. Я хочу использовать единый парсер для обоих случаев. Какой может быть самый эффективный способ для этого? Содержит ли какая-либо функциональность флеш-память, позволяющая совпадать с регистрозависимым шаблоном, и мы можем позже проверить, дезинфицированы ли имена токенов (имея все маленькие буквы), если формат файла Verilog?
Считаете ли вы, что это хорошая идея для обработки обоих языков с помощью одной грамматики? Вы пытаетесь встроить VHDL и Verilog в один файл или TextStream? – Paebbels
Flex/Lex поддерживает это с аргументом -i. Он будет генерировать анализатор, нечувствительный к регистру. –