Verilog регистр не может управляться примитивов или непрерывного присвоения

Question

я хочу использовать модуль его на испытательном стенде как этот:

reg [31:0] OutputVal; 
reg [15:0] InputVal; 

знак theSignExtender (InputVal, OutputVal);

При компиляции Я получаю сообщение об ошибке error: reg OutputVal; не может управляться примитивами или непрерывным назначением.
Любые предложения?

Answer 1

Изменение:

reg [31:0] OutputVal; 

к:

wire [31:0] OutputVal;