0зной
2ответ
Подразделение Look-Up Table, синтезируемое в ASIC/FPGA-дизайне? Имеет смысл?
1зной
1ответ
Каково максимальное количество LPM_DIV, которое я могу создать в проекте?
5зной
2ответ
Вычислить e^x для значений float в System Verilog?
-1зной
1ответ
Временное несоответствие SPI CLK между симуляцией и аппаратным тестированием
-1зной
1ответ
Передача данных с компьютера на FPGA
0зной
1ответ
Код VHDL не работает на плате, но работает над имитацией
0зной
1ответ
Synthesize ошибка в std_logic_vector для целочисленного преобразования [Ошибки: HDLParsers: 854]
1зной
1ответ
Решение проблемы метастабильности с использованием метода двойной регистрации
1зной
1ответ
Трудности с моим ALU в verilog