0зной
2ответ
Подразделение Look-Up Table, синтезируемое в ASIC/FPGA-дизайне? Имеет смысл?
1зной
3ответ
В чем преимущество бит над reg в systemverilog?
0зной
1ответ
SVA недвижимости для простого сигнала
1зной
2ответ
Переключение тактовых импульсов для импульсного и уровня сигнала
0зной
1ответ
расчет времени для проектирования ASIC, правильный такт для D/A
1зной
3ответ
-1зной
2ответ
4зной
3ответ
1зной
2ответ
-1зной
1ответ