Подразделение Look-Up Table, синтезируемое в ASIC/FPGA-дизайне? Имеет смысл?

Question

Я изучал способы создания эффективного проекта FPGA (чтобы стать ASIC-дизайном), который включает операции деления простых двоичных чисел 32 бит.

Я нашел, что самый быстрый способ сделать это, использует LUT (Look-up table), чем создание сложной логики разделения. Это прекрасно, однако, когда я думаю об ASIC, я представляю себе физический микрочип, с цифровой логикой внутри, я не могу представить, чтобы положить всю таблицу внутри, чтобы произвести разделение. Я понимаю, что это имеет смысл в FPGA, потому что у него много ресурсов, включая встроенную память и т. Д., Но не на окончательной ASIC.

Мой вопрос в том, что LUT на самом деле синтезируется в ASIC-дизайне? Это то, как чипы, которые нуждаются в операции деления, фактически сделаны?

Кроме того, LUT потребляет меньше площади, чем создание модуля разделения?

Я совершенно нуб на этом, я благодарю вас за ваш вклад.

Answer 1

Общее целочисленное деление производится с использованием итеративного процесса, где каждая итерация генерирует несколько бит результата на основе вычитания или поиска таблиц, аналогично тому, как вы делали разделение на бумаге в школе. Конкретное целочисленное деление, например, если числа имеют несколько цифр, вместо этого может использоваться таблица поиска, или если делитель является номером 2^n, тогда может быть использовано простое смещение, возможно, в сочетании с добавлением для округления. Таким образом, фактическая реализация деления фактически зависит от аргументов и требований скорости/размера.

Что касается преобразования FPGA в ASIC, то LUT в FPGA - это всего лишь гибкий способ реализации комбинационных схем общего назначения, поскольку, например, 4-входный LUT может реализовать все выходы для функции с 4 входами. Когда вы синтезируете логические выражения в FPGA, тогда результат будет представлением LUT, поскольку это строительные блоки, доступные в FPGA, но если вы синтезируете логические выражения в ASIC, тогда результат будет обычно представлять собой дискретное представление ворот, поскольку это строительные блоки, доступные в ASIC. Реализация ASIC меньше и быстрее (для одной и той же технологии), так как из-за превышения служебных обязанностей LUT общего назначения, однако, это приводит к потере гибкости FPGA.

Answer 2

Синтез стал популярным в дизайне FPGA. Все, что вам нужно знать о архитектуре, основанной на LUT, - это методы проектирования уровня транзисторов, требующие набора навыков.

Я лично использую файл списка соединений verilog с командой netgen. Вы можете пойти FPGA - LUT Architecture Optmization