sirs У меня возникла проблема в срочном решении. То есть я хочу получить время моделирования VHDL модели с тестовым узлом. Я работаю в ModelSim и знаю, что профилировщик ModelSim поддерживает анализ производительности, но это не та информация, которую я хочу. Затраты времени не означают шаги моделирования, это реальное время, запущенное на моем компьютере. Я надеюсь, что кто-то может мне помочь, может быть, с предложениями в VHDL или командами в ModelSim или других инструментах третьей части. Благодарю.ModelSim VHDL реальная оценка времени моделирования
2
A
ответ
1
В Modelsim есть интерпретатор tcl, поэтому вы можете использовать его.
Функция clock seconds
, вероятно, является хорошим началом, сохраняет значение в начале и в конце и вычитает их.
Например (Caveat чтец: Я не эксперт TCL, и это было долгое время, так как я написал любой вообще :)
set start [clock seconds] # store the start time
run -all # run the simulation assuming it terminates when finished!
set finish [clock seconds] # store the end time
puts [ expr {finish - start} ] # print out the difference
1
Вы также можете использовать это:
set sim_time [time {run -all}]
Это даст вам время для моделирования в микросекундах.
Смежные вопросы
- 1. vhdl пакет сигналов modelsim wlf
- 2. Реальная звездная оценка Угловая
- 3. фатальная ошибка в VHDL моделирования
- 4. , имитирующий VHDL FSM с ModelSim
- 5. ModelSIM: отладка SIGNALs в VHDL
- 6. Modelsim Altera VHDL MEMORY ROM
- 7. Modelsim не компиляции кода VHDL
- 8. VHDL код моделирования
- 9. Ошибка моделирования в vhdl
- 10. Как добавить altera lib для моделирования с ModelSim?
- 11. Настройка моделирования ModelSim для отображения текста
- 12. ошибок моделирования Verilog в Modelsim 10.4 SE
- 13. Загрузка текстового файла im modelsim-VHDL
- 14. Debugging Итерация Ограничить ошибка в VHDL Modelsim
- 15. Оценка Время моделирования в matlab
- 16. Как автоматически имитировать объект VHDL верхнего уровня с помощью ModelSim?
- 17. Оценка экспоненциальной функции в VHDL
- 18. JK Flip Flop Debugging Iteration Limit error in VHDL Modelsim
- 19. VHDL целочисленный диапазон включительно? Разница в FPGA против моделирования
- 20. Масштабирование волн ModelSim медленное
- 21. Launch modelsim от команды Libero TCL
- 22. Задержка назначения сигнала VHDL и путаница моделирования
- 23. Ошибка моделирования VHDL: «переполнение переполнения дельта»
- 24. Ошибка моделирования VHDL, отправленная в банк регистрации
- 25. Остановка моделирования VHDL с заявлениями ожидания
- 26. Максимальная скорость моделирования трубопроводов в vhdl
- 27. modelSim VHDL некоторые входные сигналы, не появляющиеся в окне объекта
- 28. Код VHDL работает в ModelSim, но не на FPGA
- 29. VHDL - ModelSim testbench моделирование замерзает при отправке «run»
- 30. VHDL assert: set category for modelsim message viewer
Да, это работает, я использую команду, как ваше предложение, следующим образом: set start [clock seconds]; запустить 1 мс; set finish [clock seconds]; puts [expr {$ finish - $ start}] , но я хочу знать, есть ли более точное время, например ms, ns или ps, а не «секунды», которые возвращают мне грубый результат. Спасибо. – vivo
Я понял! используйте клики (ns) подстроки секунд, большое спасибо, сэр. – vivo