Оператор повторения в systemverilog

Question

У меня есть сравнение версий системы следующим образом.

module m(); 
    int count = 4; 
    logic [3:0] first = 14; 
    logic [3:0] second = 15; 
    initial begin 
    $display("Second %b\n", {count{1'b1}}); 
    if(first == {count{1'b1}}) $display("FIRST Equals\n"); 
    else $display("FIRST Not equal %b and %b\n", first, {count{1'b1}}); 
    if(second == {count{1'b1}}) $display("SECOND Equals\n"); 
    else $display("SECOND Not equal %b and %b\n", second, {count{1'b1}}); 
    end 
endmodule 

Это выход

Second 1 

FIRST Not equal 1110 and 1 

SECOND Equals 

То, что я не понимаю, заявления Second 1 печати и FIRST Not equal 1110 and 1

Почему печать 1 вместо 1111?

Answer 1

Один инструмент моделирования, который я использую, генерирует ошибки компилятора. В соответствии с IEEE Std 1800-2012, разделом оператор 11.4.12.1 репликации:

Оператор репликации (также называется кратное конкатенации) является выражается конкатенация предшествует неотрицательным, не-х, а не-г постоянная выражение, называемое константой репликации

С репликацией, я думаю, вам нужно использовать числовую константу, например 4 или постоянный тип, например parameter.

parameter count = 4; 

Другой симулятор, который я использую, генерирует предупреждения и дает результаты, которые вы видите.