саз SystemVerilog не работает

Question

Кто знает, почему это дело заявление не работает:

int width; 
width = 8; 
case (width === 16) 
    1'b0: begin 
    // correct code 
    end 
    1'b1: begin 
    // we end up here 
    end 
endcase 

Я использую VCS. Я попытался запустить это с помощью отладчика DVE, и код работал правильно при работе с отладчиком. Кроме того, этот код вложен в другой оператор case, который не показан здесь.

Answer 1

Я не могу ответить на ваш вопрос напрямую, но я думаю, что synopsys не сделает эту глупую ошибку. Если да, дайте мне знать.

На некотором языке возвращаемое значение «0» означает «истина», я не уверен, что он здесь.

Но чтобы избежать этой проблемы, я думаю, что код может быть изменен другими способами:

Один из способов:

case (width) 
    16 : begin 
    // correct code 
    end 
    default : begin 
    // Other code 
    end 
endcase 

Или:

if (width === 16) begin 
    // correct code 
end