VHDL 2008 и саз

Question

Я вопрос о сазе и VHDL 2008 я объект, определенном таким образом:

entity multiplier_v2 is 
generic( WIDTH_WORD : integer := 32; 
      WIDTH_RSA : integer := 2048; 
      LENGTH_ADDRESS : integer := 6); 
port (
    reset     : in std_logic; 
    clk      : in std_logic; 
    start     : in std_logic; 
    input_1     : in std_logic_vector(WIDTH_WORD - 1 downto 0); 
    input_2     : in std_logic_vector(WIDTH_WORD - 1 downto 0); 
    module     : in std_logic_vector(WIDTH_WORD - 1 downto 0); 
    output     : out std_logic_vector(WIDTH_WORD - 1 downto 0); 
    ack_data    : out std_logic; 
    data_valid    : out std_logic; 
    new_module    : in std_logic; 

Внутри модуля я сигнал объявленным таким образом, :

signal counter_ack     : std_logic_vector(LENGTH_ADDRESS - 1 downto 0); 

Я использую этот сигнал в случае заявления:

case counter_ack is 
when (others => '1') => 
    ack_data <= '0'; 
when others => 
    counter_ack <= counter_ack + 1; 
end case; 

Теперь, я уверен, что VHDL-2008 опция включена в моем синтеза инструмент, но у меня есть следующее сообщение об ошибке в отношении той части моего кода:

2049990 ERROR - E:/My_Designs/Пользовательский модуль/Montgomery_Multiplier/Алмазные/SRC/multiplier_v2.vhd (456,6-461,15) (VHDL-1544), должен иметь локальный статический подтип

Я читал, что эту ошибку следует исправить в VHDL-2008. Есть идеи ?

Answer 1

Я скомпилировал код, представленный ниже в Quartus II с опцией компилятора VHDL 2008. У меня нет ошибок. Проводится ли ваше дело в процессе?

LIBRARY ieee; 
use ieee.std_logic_1164.all; 
use ieee.numeric_std.all; 
use ieee.std_logic_signed.all; 

ENTITY casestate IS 
generic( WIDTH_WORD : integer := 32; 
      WIDTH_RSA : integer := 2048; 
      LENGTH_ADDRESS : integer := 6); 
port (
    reset     : in std_logic; 
    clk      : in std_logic; 
    ack_data    : out std_logic 
    ); 
END casestate; 

ARCHITECTURE fpga OF casestate IS 
    signal counter_ack     : std_logic_vector(LENGTH_ADDRESS - 1 downto 0); 

BEGIN 

process(clk,reset) 
begin 
if(reset = '0')then 
    ack_data <= '0'; 
elsif(rising_edge(clk))then 
    case counter_ack is 
     when (others => '1') => 
      ack_data <= '0'; 
     when others => 
      counter_ack <= counter_ack + 1; 
      ack_data <= '1'; 
     end case; 
end if; 
end process; 
end fpga;