Как использовать несколько файлов Verilog в Quartus

Question

Я изучаю Verilog с Altera's (теперь Intel) Quartus Prime development s/w и DE0_Nano Cyclone IV dev board. У меня есть Чарльз Рот и другие книги «Дизайн цифровых систем с использованием Verilog», который кажется очень хорошим на уровне модуля Verilog. Я также просмотрел ряд онлайн-руководств, и у меня есть проект, работающий с использованием одного файла Verilog, который хорош, насколько это возможно.

Что мне не хватает и не удается найти какие-либо рекомендации, как разделить проект на несколько иерархических исходных файлов Verilog. Мне нужен только файл верхнего уровня иерархии с модулем верхнего уровня, созданным в файле .bdf проекта Quartus (верхний уровень проекта, построенный как схема).

Кто-нибудь знает, как это сделать? Я предполагаю, что , включая, файлы нижнего уровня в файле Verilog верхнего уровня (через директиву include) не лучший способ сделать это. (Хотя сделать сомневаюсь, что это будет работать)

Помощь оценили, Джон

Answer 1

Во-первых, создать подсхемы (либо в HDL или схематического/BDF файл). После завершения, сохраните его, и при открытии файла подсхемы выберите File->Create/Update->Create Symbol Files for Current File.

Затем перейдите к схеме верхнего уровня и нажмите на инструмент «Символ». Помимо стандартного списка примитивов, вы должны увидеть группу символов «Проект». Там вы должны найти блок для подсети для включения в модуль верхнего уровня.

Answer 2

Просто добавьте файлы Verilog в проект: Project -> Add/Remove Files in Project ... Они будут скомпилированы и созданы при необходимости.