1зной
3ответ
1зной
1ответ
Декларация функции Verilog в файле заголовка
0зной
2ответ
0зной
2ответ
Ошибка Verilog при объявлении массива
6зной
1ответ
Каков самый простой способ передачи сигнала через MGT Xilinx FPGA?
0зной
2ответ
Ошибка умножения матрицы Verilog в синтезе
0зной
2ответ
В Verilog части -выбора массива вектор рег незаконен
0зной
2ответ
Ошибка в Verilog, кодирующая CSHM фильтра с помощью генерации Заявление о
-2зной
2ответ
Моделирование после маршрута ISIM ОШИБКА
1зной
1ответ
Xilinx Virtex6 block ram ширина