Как использовать Tcl/Tk с VHDL

Question

Я новичок в VHDL и Tcl/Tk. Прямо на вопрос: я хочу знать, как использовать Tcl/Tk в Modelsim. Предположим, я ничего не знаю в Tcl/Tk, но у меня есть следующий код VHDL для полного сумматора, чтобы начать с. Что я могу сделать с помощью Tcl/Tk и какие шаги я должен предпринять. Я использую Quartus Prime Standard Edition и Modelsim с Altera Cyclone FPGA.

LIBRARY ieee; 
USE ieee.std_logic_1164.all; 
USE ieee.std_logic_signed.all; 
ENTITY adder IS 
--H&G are 8 bit inputs 
--M is 8-bit output 

PORT (carryin : IN STD_LOGIC; 
     X,Y : IN STD_LOGIC; 
     S   : OUT STD_LOGIC; 
     carryout: OUT STD_LOGIC); 
END adder; 

ARCHITECTURE Behaviour OF adderk IS 
--SIGNALS ARE VARIABLES THAT WE WILL SIGN OUR OUTPUT VARIABLES TO 
Signal Sum : STD_LOGIC; 
BEGIN 

    Sum <= X XOR B XOR carryin; 
    carryout <= X AND B AND carryin AND (A XOR B); 
    M<=Sum; 
END Behaviour; 

Answer 1

TCL - это еще один способ взаимодействия с окружающей средой ModelSim. Вместо того, чтобы делать что-то в графическом интерфейсе с помощью мыши, TCL дает вам гибкость при создании сценариев для моделирования и оценки вашего дизайна. Вы можете посмотреть here, который, я думаю, вы найдете очень полезным.