Какие VHDL библиотеки использовать для десятичного модуля

Question

library IEEE; 
use IEEE.STD_LOGIC_1164.ALL; 
--use IEEE.STD_LOGIC_ARITH.ALL; 
--use IEEE.STD_LOGIC_UNSIGNED.ALL; 
use IEEE.NUMERIC_STD.ALL; 

entity two_number_split is 
    Port (number : in integer range 0 to 99; 
      position0 : out STD_LOGIC_VECTOR (3 downto 0); 
      position1 : out STD_LOGIC_VECTOR (3 downto 0)); 
end two_number_split; 

architecture Behavioral of two_number_split is 
    signal pos0, pos1 : STD_LOGIC_VECTOR(3 downto 0); 
begin 
    convert: process(number, pos0, pos1) 
    begin 
      pos1 <= number/10; 
      pos0 <= number mod 10; 
      position0 <= std_logic_vector(pos0); 
      position1 <= std_logic_vector(pos1); 
    end process convert; 

end Behavioral; 

ошибки:

ERROR:HDLCompiler:1638 - "C:\Users\XXX\Documents\SS\ISE_Ex\seven_segment\two_numbers.vhd" Line 19: found '0' definitions of operator "/", cannot determine exact overloaded matching definition for "/" 
ERROR:HDLCompiler:1638 - "C:\Users\XXX\Documents\SS\ISE_Ex\seven_segment\two_numbers.vhd" Line 20: found '0' definitions of operator "mod", cannot determine exact overloaded matching definition for "mod" 

Я думаю, я просто используя неправильные библиотеки. Любые предложения? Я пробовал все комбинации библиотек, перечисленных выше, и не уверен, что происходит.

Answer 1

std_logic_vector традиционно не является числовым. Это набор битов, и числовые операторы были намеренно упущены, чтобы укрепить эту интерпретацию. Вы должны использовать типы unsigned или signed от numeric_std, чтобы получить массивы с набором арифметических операторов.

Возможно, если ваши инструменты поддерживают VHDL-2008, вы можете использовать ieee.numeric_std_unsigned, чтобы добавить арифметическую семантику к std_logic_vector. Он похож на std_logic_unsigned, который, несмотря на то, что его имя и библиотечное сопоставление не являются стандартной библиотекой.

Answer 2

Вы можете изменить объявления pos0 и pos1 как целочисленные, вычислить и затем преобразовать их в представление BCD.

library ieee; 
use ieee.std_logic_1164.all; 
use ieee.numeric_std.all; 

entity two_number_split is 
    port ( 
     number:  in integer range 0 to 99; 
     position0: out std_logic_vector (3 downto 0); 
     position1: out std_logic_vector (3 downto 0) 
    ); 
end two_number_split; 

architecture Behavioral of two_number_split is 
    signal pos0, pos1 : natural range 0 to 9; -- std_logic_vector(3 downto 0); 
begin 
    convert: process(number, pos0, pos1) 
    begin 
      pos1 <= number/10; 
      pos0 <= number mod 10; 
      position0 <= std_logic_vector(to_unsigned(pos0,position0'LENGTH)); 
      -- was <= std_logic_vector(pos0); 
      position1 <= std_logic_vector(to_unsigned(pos1,position1'LENGTH)); 
      -- was <= std_logic_vector(pos1); 
    end process convert; 

end Behavioral; 

Он использует to_unsigned для преобразования десятичного знака значения Pos1 и pos0 для unsigned типов массивов. Возвращаемая длина массива unsigned определяется вторым аргументом, который может быть просто литералом.

Вы можете использовать unsigned как тип для position0 и position1 и сохранять преобразования типов для каждого задания.

Идея здесь в трех аспектах: читаемость, использование операторских функций с совместимыми левым и правым аргументами, а также возвращаемое значение, а также использование операторов integer, которые быстрее, чем unsigned. Неподписанная операция подразумевается естественным диапазоном number.

И этот пример работает:

Но не особенно синтез право - наличие двух умножаются операторов. Если вам нужно что-то синтезировать, обратитесь к Convert 8bit binary number to BCD in VHDL за вдохновение в том, как избежать семиразрядных операторов умножения.