Восстановление часов для дифференциального кода manchester на FPGA

Question

Использует FPGA и реализовал дифференциальный декодер manchester, но прямо сейчас я столкнулся с некоторыми проблемами с восстановлением часов.

Фон состоит в том, что часы кода manchester составляют 40 МГц, в то время как я могу достичь только передискретизации 5. Таким образом, мои часы внутри FPGA составляют 200 МГц. Из-за некоторых искажений поток данных иногда нарушается с некоторым дополнительным пиком. До сих пор я обновлял восстановленные часы каждый непосредственно потоком входящих данных.

Но поскольку некоторые пики присутствуют, восстановление часов завершается с ошибкой. У меня нет возможности использовать некоторую тренировочную последовательность для восстановления часов. Есть ли наилучшая практика или даже реализация для восстановления часов без PLL для такого случая?

Пояснение:

сигнала, подаваемого в FPGA от очень быстрого компаратора (около 4ns время нарастания). Компаратор отличает, является ли сигнал большим или равным нулю с небольшим гистерезисом. Гистерезис очень мал, но не может быть увеличен.

Я изменил изображение википедии, чтобы визуализировать пик.

Answer 1

Вы можете попытаться очистить свой аналоговый сигнал надлежащим завершением, что может облегчить пики на вашем аналоговом сигнале.

Но вы также должны взглянуть на динамику цикла. Ваш дизайн неясен для меня, но вы не можете просто настроить восстановленные часы непосредственно на любой входящий край. Вам нужна петля с ее динамикой, чтобы принимать все входящие изменения, чтобы немного улучшить восстановленные часы, чтобы наконец достичь устойчивого состояния.

Кроме того, вы рассматривали синхронизацию на падающем фронте ваших часов. Я понятия не имею, какую технологию вы нацеливаете, но если она поддерживает оба края, у вас может быть 10x избыточная выборка.

Сердечные приветы

Answer 2

Вы можете пойти с ФАПЧ circuity внутри FPGA. Вы можете проверить один documentation, надеюсь, это будет полезно.