Пропуск AXI4 на FPGA

Question

Я работаю над FPGA 7 серии, и планирую использовать контроллер памяти MIG для интерфейса с DDR3 и интерфейс AXI4 между контроллером памяти и другими модулями внутри FPGA. Какую эффективность пропускной способности я получу, скажем, если я запустил ее на некоторые X-часы и 64-битные данные. Я имею в виду, что 64X нелогично предположить. Какая часть его потеряна в режиме handshaking для пакетного режима и не-пакетного режима? Я просто ищу грубые ценности, а не точные. Что-то в футбольном поле.

спасибо.

Answer 1

Per Xilinx's xapp792 70% эффективность - разумное количество. Это для видео, которое, как правило, имеет очень разрывы DDR SDRAM. Случайный доступ к памяти, вероятно, будет намного меньше.