Как и было указал, что эквиваленты затворов - это всего лишь приблизительная оценка и не все точные для определения области в ASIC. Существуют различные способы, которыми вы можете узнать, как будет работать ваш проект (и стоимость) в ASIC. Вероятно, вы использовали HDL (VHDL или Verilog) для реализации вашего дизайна. Если у вас есть доступ к инструменту синтеза, например Synopsys Design Compiler (DC), вы можете использовать его с одной из поставляемых библиотек поставщиков ASIC для определения области. Вы также можете использовать его для создания постсинтеза, списка соединений на уровне затвора, который можно использовать в симуляции для определения производительности. DC также предоставит вам информацию о сроках критического пути и т. Д., Которые также могут использоваться для расчета производительности.
Однако, DC - очень дорогой продукт, и вы, вероятно, использовали инструменты, поставляемые поставщиком FPGA, для синтеза вашего HDL-дизайна. Вы можете обратиться к поставщику ASIC и попросить их проанализировать ваш дизайн, чтобы определить производительность & (они, скорее всего, будут использовать DC - вы должны быть готовы передать вам HDL). Они могут быть склонны делать это, чтобы выиграть ваш бизнес. Но, как было указано, ASIC NREs очень дороги, поэтому, если у вас нет продукта большого объема, вероятно, нет смысла перемещать ваш проект в ASIC.
Один из немногих документов, которые я видел на эту тему: [Измерение разрыва между ПЛИС и ASIC] (http://www.eecg.toronto.edu/~jayar/pubs/kuon/kuonfpga06.pdf). Его интересное чтение и иллюстрирует трудность сравнения двух разных технологий. –