Я не могу найти контакты clk и data xilinx virtex5 ML505 V5LX110T. В Техническом паспорте упоминается только, что для PS2 назначается контакт P4, но отдельные контакты для clk и данные не указаны. Пожалуйста, помогите тем же.xilinx vertex5 ML505-V5LX110T
0
A
ответ
0
Такие вопросы, как правило, легко получить, если вы посмотрите на schematic.
Ваш вопрос непонятно, какой разъем PS/2 вы хотите использовать. Сигналы, подключенные к FPGA, называются MOUSE_CLK, MOUSE_DATA, KEYBOARD_CLK, KEYBOARD_DATA (см. Стр. 12 и 3 схемы).
Из UCF, вы можете найти их, а также:
NET MOUSE_CLK LOC = "R27"; # Банк 15, Vcco = 1,8 В, DCI с использованием резисторов 49,9 Ом
NET MOUSE_DATA LOC = "U26"; # Банк 15, Vcco = 1,8 В, DCI с использованием резисторов 49,9 ОмNET KEYBOARD_CLK LOC = "T26"; # Банк 15, Vcco = 1,8 В, DCI с использованием резисторов 49,9 Ом
NET KEYBOARD_DATA LOC = "T25"; # Банк 15, Vcco = 1,8 В, DCI с использованием резисторов 49,9 Ом
Смежные вопросы
- 1. Нужно получить xilinx или подобное с 'xilinx/pcf.sh' в Makefile
- 2. VHDL - XILINX CORDIC Algorithm
- 3. XGpio_SetDataDirection, Xilinx, C developer
- 4. DDR3 clock xilinx MIG
- 5. DCM в Xilinx 10.1
- 6. Xilinx RLOC сбой отображения
- 7. xilinx ise CHIPSCOPE PRO
- 8. Неожиданные предупреждения в Xilinx
- 9. Устаревший чип Xilinx
- 10. Сигнал EXCEPTION_ACCESS_VIOLATION получил Xilinx
- 11. Ошибка шаблона в Xilinx
- 12. Xilinx: Общий синтез Предупреждения
- 13. VHDL: Xilinx код ошибки
- 14. «Мертвый код» в Xilinx
- 15. Xilinx: Чтение из BRAM
- 16. Элементы, специфичные для устройства Xilinx
- 17. Максимальная синхронизация часов Xilinx ISE
- 18. Xilinx ISIM: подсчитайте количество переходов
- 19. Реализация ПЗУ в xilinx (vhdl)
- 20. Насколько часто используются микросхемы xilinx?
- 21. Xilinx ISE - Неправильная максимальная частота?
- 22. Нужна помощь VHDL в Xilinx
- 23. Ошибка OpenCL на Xilinx FPGA
- 24. Конфигурирование pcore в xilinx xps
- 25. Использование Xil_Out32 в Xilinx SDK
- 26. Синтаксис Xilinx ОШИБКА: HDLCompiler: 806
- 27. Verilog asynch mem in Xilinx
- 28. Xilinx Virtex6 block ram ширина
- 29. EDK Xilinx: Файл fileset.txt не может быть открыт в каталоге $ XILINX
- 30. Максимальное определение часов в Xilinx ISE 14.4
Ваш вопрос, по-видимому, отражает отсутствие исследовательских усилий. См. Http://www.xilinx.com/products/boards/ml505/ml505_12.1/docs/ml50x_U1_fpga.ucf. Файл UCF был найден по ссылке в руководстве пользователя Reference Design ML505/ML506/ML507 (Руководство пользователя 349), которое было обнаружено при помощи googling * virtex5 ML505 V5LX110T *, что привело к [Xilinx ML505 Platform Platform Documentation] (http: // www.xilinx.com/products/boards/ml505/docs.htm) и приводит к [ML505 Reference Designs] (http://www.xilinx.com/products/boards/ml505/ml505_11.1_1/reference_designs.htm). – user1155120