Максимальная синхронизация часов Xilinx ISE

Question

В моем дизайне используется Xilinx FPGA.

В сводном докладе представлены следующие результаты:

Timing Summary: 
--------------- 
Speed Grade: -3 
    Minimum period: No path found 
    Minimum input arrival time before clock: 1.903ns 
    Maximum output required time after clock: 150.906ns 
    Maximum combinational path delay: 97.819ns 

Я не знаю, если я должен использовать 150.906 ns или 97.819 ns для расчета Повсеместно.

Что такое максимальная тактовая синхронизация?

Answer 1

Я не слышал термин «сквозной» в отношении временного графика в любое время раньше, но, возможно, мое объяснение даст вам правильный намек.

Вначале максимальная тактовая синхронизация может быть найдена в отчете о статическом времени после места & Маршрут. Но эта цифра в основном бессмысленна, поскольку необходимо также учитывать максимальную задержку данных с любого ввода или на любой вывод. Результат уже представлен в сводном отчете. Обратите внимание, что в этом отчете представлены только оценочные результаты. Реальные результаты доступны только из отчета статического времени.

Если вы ищете максимальную тактовую частоту (обратную к минимальному периоду синхронизации), то в вашем сводном отчете указывается, что ваша конструкция не включает путь от одного FF к другому, управляемого одними и теми же часами («Минимальный период : Путь не найден »).

Если вы хотите синхронно обмениваться данными с другой микросхемой на вашей плате, тогда имеют значение другие 3 номера. Например, строка «максимальное выходное время, требуемое после часов», указывает, что все выходные сигналы действительны 151 нс после того, как сигнал синхронизации переключается на входной штырь (нарастающий или падающий фронт в зависимости от вашего дизайна). Если какой-либо из этих выходов управляет входами другой ИС, и если эта ИС управляется одним и тем же источником синхронизации, тогда вы должны добавить «минимальное время поступления ввода» этой второй IC (см. Ее лист данных). Если на этот раз, например, 49 нс, минимальный период ваших общих часов будет (ваш) 151 нс + 49 нс = 200 нс, это будет 5 МГц.

То же самое относится к «минимальному времени ввода времени перед синхронизацией» вашего FPGA-дизайна, которое должно быть добавлено к «максимальному выходному требуемому времени» ведущей ИС. Если это время составляет, например, 31 нс, тогда минимальный период ваших общих часов составит 31 нс + (ваш) 2 нс = 33 нс, что будет 30 МГц.

Точно так же должна быть добавлена ​​«максимальная задержка комбинационного пути» в «максимальное время, требуемое для выхода» IC, которое управляет вашими входами, а также «минимальным временем поступления входа» IC, которым управляет FPGA. Учитывая тот же пример, приведенный выше, минимальный период ваших общих часов составит 31 нс + (ваш) 98 нс + 49 нс = 178 нс, что будет 5,6 МГц.

Подробнее поясняется в Xilinx Timing Constraint User Guide. Выше я объяснил синхронный режим системы.

Более компактное представление для Xilinx Vivado приведено в Vivado Design Suite User Guide - Using Constraints.

Был еще this presentation ранее доступный в Интернете, но я больше не нашел исходный PDF-файл.