VHDL запись std_logic_vector как целое число под знаком в файле

Question

Интересно, как написать std_logic_vector как целое число со знаком в VHDL testbench?

Answer 1

Использование numeric_std:

signal test_in : std_logic_vector(2 downto 0); 
signal test_out : integer range -4 to 3; 

test_out <= to_integer(signed(test_in)); 

Answer 2

Вам необходимо преобразовать в целое число (с помощью use ieee.numeric_std.all;, что означает, что вам нужно знать, если ваш std_logic_vector является представителем подписанную или беззнаковое число Ideally, you'd use the relevant type rather than the bag-of-bits that std-logic_vector is.

Преобразование. целое число является таким же простым, как:

int_variable := to_integer(some_vector); 

Если вы должны придерживаться std_logic_vector Вы должны будете сообщить компилятору, является ли это знаком или без знака, как это:

int_variable := to_integer(unsigned(some_vector)); 

или это:

int_variable := to_integer(signed(some_vector)); 

Тогда вы можете написать вам целое в файл, как обычно.