Как взять абсолютное значение std_logic_vector? в VHDL

Question

Я не могу понять, как принять абсолютное значение двух std_logic_vector (31 downto 0);

вот пример кода:

library ieee; 
use ieee.std_logic_1164.all;   
use ieee.numeric_std.all;  -- for the signed, unsigned types and arithmetic ops 
use ieee.std_logic_arith.all; 
use ieee.std_logic_unsigned.all; 
... 
... 
port ( 
    X: in std_logic_vector(31 downto 0); 
    Y: in std_logic_vector(31 downto 0); 
    F: out std_logic_vector(31 downto 0) 
); 

.. 
.. 
.. 
process(X,Y) 
begin 
F <= abs(X-Y)  --this doesnt work 

Answer 1

Ditch нестандартная библиотека включает в себя и использовать стандартный signed тип, который имеет встроенный abs функции:

library ieee; 
use ieee.std_logic_1164.all;   
use ieee.numeric_std.all; -- this is the standard package where signed is defined 
-- never use non-standard ieee.std_logic_arith and ieee.std_logic_unsigned 

... 

port ( 
    X: in std_logic_vector(31 downto 0); 
    Y: in std_logic_vector(31 downto 0); 
    F: out std_logic_vector(31 downto 0) 
); 

... 

process(X,Y) is 
begin 
    F <= std_logic_vector(abs(signed(X)-signed(Y))); 
end process; 

Это последнее у линии есть много [возможно ненужных] преобразований между std_logic_vector и signed, поэтому вы можете предпочесть этот интерфейс, если это имеет смысл с остальной частью вашего дизайна:

port ( 
    X: in signed(31 downto 0); 
    Y: in signed(31 downto 0); 
    F: out signed(31 downto 0) 
); 

Тогда последняя строка просто:

F <= abs(X-Y);