VHDL: Subtract std_logic_vector

Question

Я разрабатываю код на VHDL, и мне нужно сделать операцию вычитания на векторный вектор std. Я пытался определить и использовать следующие библиотеки:

library ieee; 
use ieee.std_logic_1164.all; 
use ieee.numeric_std.all; 
use ieee.std_logic_arith.all; 

тогда я определил сигналы, как:

signal r0,r1,r2,r3,r4,r5,r6,r7: STD_LOGIC_VECTOR (19 DOWNTO 0); 

, то я хотел бы сделать следующее вычитание:

 r0 <= r0(16 downto 8) - r0(7 downto 0); 

Но это дает мне ошибка в операторе «-». Ошибка говорит:

Ошибка (10327): ошибка в VHDL euclidian_vhd_hls.vhd (84): не может определить определение оператора "" - "" - найдено 0 возможных определений

Пожалуйста, помогите мне решить эту проблему.

Большое спасибо.

Answer 1

Я нашел ответ использовать следующий синтаксис:

r0 <= std_logic_vector(unsigned(r0(16 downto 8)) - unsigned(r0(7 downto 0))); 

Я проводил к этому раствору по this Stackoverflow question

Answer 2

Я думаю, что вы логика не работает, becouse применить r0 Onn r0, то бесконечность петля. вам нужно указать его на процесс с восходящим или спадающим фронтом.