Я пишу модуль в Verilog
, который использует параметры. Позже мне нужно будет несколько раз реализовать его в моем проекте, используя разные параметры, поэтому вместо разбивки нескольких модулей я хочу передать параметры так, как если бы они были входом, хотя они указаны в компиляции.Параметры прохождения в Verilog
Я думаю, что это можно сделать в VHDL
, поэтому я думаю, это можно сделать и в Verilog
, хотя я ничего не могу найти.
Ваш вопрос в стороне от использования 'defparam' в verilog? –
Возможный дубликат [Передача параметров в модули Verilog] (http://stackoverflow.com/questions/27555273/passing-parameters-to-verilog-modules) – wilcroft
Не могли бы вы проверить ответы ниже приятеля? –