Когда вычисляются параметры (системы) Verilog?

Question

Say я определяю module Foo #(parameter a = 8, parameter b= $clog2(a)) ...

, а затем создать экземпляр

Foo #(.a(16)) bar (...)

Когда по умолчанию параметр б рассчитывается? Исходя из фактического значения a или значения по умолчанию a? Отображается ли строка экземпляра b = 3 или b = 4?

Answer 1

Это всегда окончательный значение.

Раздел 23.10 Переопределение параметров модуля в 1800-2012 LRM описывает процесс разработки, который выполняет компилятор для установки значений параметров. В принципе, компилятор может определить зависимости между значениями параметров из-за ограничений, которые он размещает на допустимых выражениях, которые вы можете сделать для значения параметра.

23.10.3 Параметр зависимость

параметр (например, MEMORY_SIZE) может быть определен с выражением, содержащим еще один параметр (например, word_size). Однако переопределение параметра, будь то с помощью инструкции defparam или в заявлении о создании модуля, эффективно заменяет определение параметра новым выражением. Поскольку memory_size зависит от значения word_size, модификация word_size изменяет значение memory_size. Например, в следующем объявлении параметра обновление word_size, независимо от оператора defparam или в заявлении о создании для модуля, которое определило эти параметры , автоматически обновляет memory_size. Если memory_size обновляется из-за или defparam или оператора экземпляра, тогда он примет это значение, независимо от значения word_size. parameter word_size = 32, memory_size = word_size * 4096;