Как определить количество логических ячеек и MLUTS

Question

Так, глядя на эту диаграмму, я пытаюсь выяснить, как эти ответы пришли быть? Может ли кто-нибудь объяснить мне?

A) Регистр R0-R2 требует 32 общих логических ячеек, каждая ячейка реализует трехступенчатую смену с использованием 1 MLUT, работающего в Shift Reg. Режим.

B) R3 требует 32 логических ячеек, каждый из которых реализует RC-сумматор, используя 1 перенос и 1 MLUT в режиме ПЗУ.

С) вычитателем и сумматор каждый требуют 16 логических ячеек с использованием 1 MLUT в режиме ROM

D) компаратор должен логическая ячейка 16 и 1 MLUT в режиме ROM.

Answer 1

Что такое MLUT? Это зависит от вашей архитектуры FPGA. Просто используйте инструмент синтеза у вашего поставщика, чтобы получить номера для вашего устройства.

Answer 2

Я предполагаю, что вы работаете над FPGA Xilinx, и я не уверен, почему вы получаете только 1 MLUT для каждого компонента, но я попытаюсь объяснить.

Простым способом понять это является понимание того, что логическая ячейка содержит одну таблицу поиска (LUT), а MLUT - это просто LUT с возможностью памяти. Каждый LUT способен выводить 1 бит для набора из 6-входов (для более поздних семейств FPGA Xilinx). Таким образом, для каждого 1-битного вывода вам понадобится один LUT.

B) R3 требуется 32 логических ячейки, каждый из которых реализует RC-сумматор, используя 1 перенос и 1 MLUT в режиме ПЗУ.

С) вычитатель и сумматор каждый требует 16 логических ячеек с использованием 1 MLUT в режиме ROM

легко попасть в описанной категории.

Теперь, давайте посмотрим на особые случаи:

A) Регистр R0 до R2 требуется 32 логических ячеек всего, каждая ячейка реализации сдвига рег на 3 стадии с использованием 1 MLUT, работающий в Shift, Рег. Режим.

потребляет 32 логических ячейки, поскольку использует специальный режим работы в Xilinx MLUT, который является сдвиговым регистром.

D) компараторы нуждаются в 16 логических ячейках и 1 MLUT в режиме ПЗУ.

Для сравнения требуется 16 логических ячеек, потому что результат каждого этапа зависит от предыдущего этапа, как сумматор. Поэтому вам нужно 16 из них, чтобы правильно сравнить результат.

Следует отметить, что приведенное выше описание применимо только к FPGA Xilinx, а не к FPGA от других компаний. ПЛИС других компаний имеют разный подход к проектированию и не могут быть непосредственно переведены или сопоставлены.

Я предлагаю вам прочитать на веб-сайте ресурса Xilinx о том, как построены LUT и CLB. Это должно дать вам лучшее понимание.

Надеюсь, это поможет.