Проект «doxverilog» больше не поддерживается, авторский сайт не отвечает. Проект http://intelligentdv.com/downloads/index.html#doxygentools работает только для иерархии классов SV. AMIQ http://www.dvteclipse.com/ Specador - продукт, завышенный продукт. Что использовать?Альтернатива Doxygen для Verilog, SystemVerilog?
ответ
Природные документы используются сообществом UVM. https://verificationacademy.com/forums/downloads/naturaldocs-html-documentation-generator
Для всех, кто ищет документацию для Verilog или SystemVerilog, я бы рекомендовал взглянуть на IDV doxygen filter, указанный в исходном вопросе. Это не ограничивается классами - я нашел его жизнеспособным вариантом в его нынешнем состоянии и считаю, что он также имеет большой потенциал.
Чтобы лучше понять потенциал - в настоящее время я использую это (с несколькими небольшими пользовательскими хаками) для документирования проекта FPGA, написанного в SystemVerilog. Скрипт работает, пытаясь перевести HDL во что-то, что можно проанализировать, как если бы это был C++. Например, мой проект в основном документирует модули, интерфейсы и структуры. Структуры обрабатываются так же, как и в C \ C++, и модули и интерфейсы обрабатываются путем перевода их в функции, где порты документируются как записи @param, а переопределяемые параметры документируются как @tparam записей. Когда код затем выполняется через doxygen через этот фильтр, результатом является то, что каждый модуль и интерфейс документируются как функция с описанием, определениями портов (параметров) и описания переопределяемых параметров (параметров шаблона). Это отличное начало, но есть возможности для улучшения. Например, экземпляры модулей в настоящее время не распознаются как вызовы функций, поэтому doxygen не создает граф вызовов, представляющий иерархию экземпляров. Однако это похоже на возможное повышение.
Обратите внимание, что я связан с репозиторием Github для проекта. Автор, похоже, не активно поддерживает проект, но, возможно, если мы все начнем делать вклады, это может превратиться во что-то, что полностью удовлетворит эту потребность.
- 1. Разница между Verilog и SystemVerilog?
- 2. Выводные защелки в Verilog/SystemVerilog
- 3. Интерфейс SystemVerilog с verilog-модулем
- 4. Лучшая альтернатива для петли verilog
- 5. Verilog/SystemVerilog Inferred защелки в случае заявления
- 6. Модуль TAP (Test Anything Protocol) для Verilog или SystemVerilog
- 7. Возможно ли создание обложек SystemVerilog с modports для модулей Verilog?
- 8. Может ли Verilog/Systemverilog/VHDL считаться акто-ориентированными языками программирования?
- 9. Есть ли альтернатива неблокирующему назначению в verilog?
- 10. Создание оболочки Verilog для системного Verilog DUT, содержащего интерфейс
- 11. Фигурные скобки в Verilog
- 12. гауссов шум в SystemVerilog
- 13. Синтезируемая задержка в Verilog
- 14. Как импортировать макросы SystemVerilog?
- 15. статическое литье для systemverilog
- 16. Systemverilog: область макроса замены текста
- 17. с использованием интерфейсов в systemverilog?
- 18. Параметры SystemVerilog с заданной шириной
- 19. Утверждения в verilog
- 20. Назначение переменной в выражении для создания SystemVerilog
- 21. Расширение макросов Verilog
- 22. Массив параметров в SystemVerilog
- 23. Emacs + C/C++ + Doxygen: Альтернатива доксимакам? С yasnippet?
- 24. Verilog массив заданий
- 25. Генерировать блок внутри оператора case в verilog или системном verilog
- 26. «этот» эквивалент для интерфейсов SystemVerilog
- 27. Вычислить e^x для значений float в System Verilog?
- 28. Программный блок SystemVerilog против традиционного testbench
- 29. Анализ зависимостей системы Verilog 2012
- 30. verilog многомерный массив