1зной
1ответ
Использование режима Zynq в режиме AMP (асимметричная множественная обработка)
1зной
1ответ
simple axi lite slave application
0зной
1ответ
Ошибка при использовании непостоянного действительного значения выражения для синтезируемого VHDL
-1зной
1ответ
Получение U для значения сигнала в моделировании VHDL
0зной
3ответ
VHDL - результаты синтеза не совпадают с поведенческими
-1зной
3ответ
Как показывать различия в исходных файлах
3зной
1ответ
Должно быть 1.001 us равным 1001 ns в VHDL?
-1зной
6ответ
Несколько объектов в цикле C++ без «нового» ключевого слова
0зной
1ответ
Бад s_axi_bvalid, s_axi_wready и s_axi_awready сигналы с использованием Vivado IIC IP Flow