У меня есть FSM с 5 состояниями. 3 из них разработаны с помощью суб-FSM (UML Pattern). Для реализации в VHDL есть 2 способа, IMHO, чтобы сделать это:Подзадача
суммировать их в одно целое, так что у меня документацию с суб-автомата, и продукт с одной большой ФШМ.
Постройте один FSM со всеми состояниями. Для каждого состояния, у которого есть суб-FSM, создается автономный FSM с разрешающими сигналами от большого.
Это не вопрос о том, что лучше, я думаю, что оба пути имеют свои преимущества и недостатки. Но какой путь более «чист» для реализации VHDL?
type my_big_one is (ONE,TWO_one, TWO_two, THREE_one, THREE_two, FOUR,FIVE);
против
type my_one is (ONE, TWO, THREE, FOUR, FIVE);
type two_fsm is (TWO_one, TWO_two);
type three_fsm is (THREE_one, THREE_two);