Будет ли комбинационная схема иметь меньшую частоту работы, чем последовательная схема?

Question

Я разработал алгоритм алгоритма SHA3 двумя способами - комбинационным и последовательным. Последовательная конструкция, которая с синхронизацией синхронизируется с датой составления проекта как

Минимальный период времени 1.275 нс и максимальная частота 784.129 МГц.

В то время как один комбинационная который разработан без часов и был введен между входными и выходными регистрами дает отчет синтеза,

Минимальный период тактового 1701.691 нс и максимальной частоты 0,588 МГц.

, так что я хочу спросить, правильно ли это, что комбинация будет иметь меньшую частоту, чем последовательную?

Что касается теории, то комбинационный дизайн должен быть более быстрым, чем последовательный. Но результаты моделирования, которые я получаю для последовательного, - это после 30 тактов, где в качестве комбинационного нет задержки в выходе, поскольку нет часов. Таким образом, комбинация быстрее, поскольку мы получаем мгновенный выход, но почему частота работы комбинационного меньше, чем последовательная. Почему этот дизайн медленный, может кто-нибудь объяснить, пожалуйста? Дизайн был имитирован в Xilinx ISE

Теперь я применил трубную облицовку к комбинационной логике, вставив регистры между 5 основными блоками, которые выполняют вычисления. И эти регистры управляются часами, так что теперь это конвейерный дизайн дает резюме дизайн, как

периода тактового сигнала 1,575 нс и FREQ 634.924 МГц

Минимальный период 1,718 нс и FREQ 581.937.

Итак, теперь это 1.575 нс - это задержка между любым из двух регистров, это не задержка распространения всего алгоритма, так как я могу рассчитать задержку распространения всего конвейерного алгоритма.

Answer 1

Что вы видите, это конвейерная обработка и преимущества ее производительности. Комбинационная схема приведет к тому, что каждый вход пройдет через задержки распространения всего алгоритма, который будет работать до 1701,691 нс на FPGA, с которым вы работаете, поскольку самый медленный критический путь в комбинационной схеме, необходимый для вычисления результата, будет до этого долго. Ваш симулятор не говорит вам обо всем, так как поведенческая симуляция не будет показывать задержки затвора ворот. Вы просто увидите мгновенный расчет вашей комбинационной функции в симуляции.

В последовательном дизайне у вас есть несколько небольших шагов, самый медленный из которых занимает 1.275ns в худшем случае. Каждый из этих шагов может быть проще для эффективного размещения и маршрутизации, что означает, что вы получаете общую лучшую производительность из-за улучшенной маршрутизации каждого шага. Однако вам нужно подождать 30 циклов для результата, просто потому, что этапы являются частью синхронного конвейера. При правильном дизайне вы можете улучшить это и получить один выход за такт с задержкой 30 циклов, имея полный конвейер и передавая данные через него в каждом такте.