Я сделал дизайн в Quartus-II (modelsim), теперь я хочу передать его на доску (я прошу ORIENTATION)?

Question

еще раз прошу указать.

Я успешно разработал схему в Verilog корыта Quartus-II и Modelsim,

Детали:

В основном это (своего рода комплекс) арифметическая схема на основе двоичной фиксированной точки арифметики с использованием FSM (в порядке для создания меньше аппаратного обеспечения я сделал доступ только к 1 модулю для деления и 1 для умножения, предположительно, это должно сохранить область).

Ввод данных поступает из файла .txt Я написал строку с двоичными номерами из 32 бит, всего 57.600 из них. Я использую команду $ readmemb, чтобы прочитать этот файл в расположении в памяти, как это:

reg [31:0] in_ram [0:57599]; 

затем с сигналом (сначала с нуля) читать каждый номер и обработать его (затем вызвав следующий). Результат также загружается в ячейку памяти с результатом вычисления каждого числа через уравнение).

До сих пор все работает идеально, арифметически результаты правильные, данные загружаются из и в эти «устройства памяти». В Testbench я использую команды $ fopen и $ fdisplay, чтобы открыть и записать соответственно новый .txt-файл с результатами.

Мой следующий шаг:

. Теперь я хочу передать этот проект на мой DE1-SOC Altera FPGA и меру полученных значений ** Площадь, скорость и энергия. **

Я не знаю, с чего начать, что я должен делать , потому что я думаю, что тестовые тесты не переходят к FPGA, это не «синтезируемо». Спекулируя, я должен как-то загрузить эти данные в FPGA, а затем сделать результаты доступными от FPGA и как-то читаемым пользователю.

Условия для моей работы довольно гибкие, Я хочу использовать более простой способ сделать это. Данные не часто меняются, это предварительно установленные данные с ожидаемым результатом. Также у меня нет скорости, ограничения скорости, которые были установлены напрямую, но она должна запускать стандартные ограничения (это одна из тех частей, которые я игнорирую вообще).

Я ценю ваше мнение. Спасибо.

PD: что об этом? :

Другая возможность, гораздо менее требователен к ресурсам, является использование встроенных устройств в FPGA борту, чтобы отправить массив 1000 байт через последовательный порт или USB, получить его на вашем компьютере и сохранить диск оттуда.

Источник: i want a synthesizable code to save the output in a file in verilog,,,,in vertex 6 kit

Answer 1

это выглядит как большой вопрос.Вот мой attemp, чтобы ответить на него, объяснив, что я буду делать, если бы вы были вами:

Prashant имеет хороший смысл в использовании памяти. Поскольку вы не обновляете свои базовые данные, вы можете сохранить их в своем дизайне, а не использовать для этого процессор вашего SOC.

Это, как говорится, вам понадобится процессор вашего SOC, чтобы сделать ваши данные доступными для пользователя. Для этого вы можете использовать Altera QSYS, которые предоставляют IP-адреса для программирования вашей HPS (жесткий процессор на чипе). Эти IP-адреса включают ссылку на ваш проект FPGA, с помощью которого вы сможете передавать данные между вашей логикой и самой HPS.

Из проекта QSYS вы можете генерировать HDL для включения в свой код, этот HDL является модулем HPS.

Как только это интегрировано в ваш код, вы можете сгенерировать бит файл (.rbf), который может быть загружен на вашу доску разработки.

Последний шаг - запрограммировать HPS (установку базового дистрибутива Linux) для доступа к этим данным.

Жесткая часть получает ваши данные для пользователя, есть много способов сделать это. Это один и может быть не самый простой, но он использует только ресурсы вашего сервера и после того, как у вас есть проект QSYS, вы можете повторно использовать его на своем доске для других проектов FPGA.

Надеюсь, вам это поможет.