Использование цикла For всегда в блоке

Question

Я пишу код Verilog для вычисления количества цифр в десятичном разряде. В приведенном ниже коде я инициализировал значение c, равное a. Я смог правильно получить результаты моделирования, но не смог синхронизировать, и ошибка вызвана «c = a». Как я могу избавиться от ошибки? Есть ли другая логика для вычисления числа цифр?

Error: [Synth 8-3380] loop condition does not converge after 2000 iterations 

Код: -

module numdigits(a,b); 
parameter n=100; 
input [0:n-1] a; 
output reg [0:n-1]b; //THIS MODULE COUNTS THE NUMBER OF DIGITS IN DECIMAL FORM 
reg [0:n-1] d,c; 
always @(*) 
begin 
    d=0; 
    for(c=a;c>0;c=c/10) 
    begin 
    d=d+1; 
    end 
    b=d; 
end 
endmodule 

Answer 1

Для того чтобы for петли, чтобы быть синтезируемыми, он должен быть статическим: то есть, максимальное число итераций по петле должно быть закреплено. Может показаться, что существует максимальное количество итераций вашего цикла, учитывая, что a имеет фиксированное количество бит, но помните, что ваш синтезатор не моделирует ваш код, поэтому он не может этого сказать.

Вам необходимо реорганизовать свой код; вам нужно записать его таким образом, чтобы было зафиксировано максимальное количество итераций цикла. Другими словами, число итераций цикла должно быть фиксированным, но вы можете выскочить раньше, если хотите (с использованием инструкции disable).