Должен ли долото генерировать логику testbench verilog?

Question

У меня есть следующий тестовый код и вызов chiseMain с --genHarness. Verilog создается для жгута проводов, но в нем нет никакой логики из класса Tester. Любые мысли о том, почему я не получаю логику, которую я ожидаю? Я использую Chisel 2.10.

Код:

class TestMultiPortedMem(c: MultiPortedMem) extends Tester(c) { 
    var i = 0 

    // Write address as data                      
    for (p <- c.io.wports) { 
    poke(p.wen, 1) 
    poke(p.addr, i) 
    poke(p.wdata, i) 
    step(1) 
    i = i + 1 
    } 

    // Read it back                        
    i = 0 
    for (p <- c.io.rports) { 
    poke(p.addr, i) 
    step(1) 
    expect(p.rdata, i) 
    i = i + 1 
    } 
} 

object TestMem { 
    def main(args: Array[String]): Unit = { 
    //chiselMainTest(Array[String]("--backend", "v", "--genHarness"),           
    chiselMainTest(args, 
    () => Module(new MultiPortedMem(1,1,1,128,32))){c => new TestMultiPortedMem(c)} 
    } 
} 

Сформирован Verilog:

module test;                         
    reg [0:0] io_enable;                       
    reg [6:0] io_rports_0_addr;                     
    reg [31:0] io_wports_0_wdata;                    
    reg [6:0] io_wports_0_addr;                     
    reg [0:0] io_wports_0_wen;                     
    reg [6:0] io_rwports_0_addr;                     
    reg [31:0] io_rwports_0_wdata;                    
    reg [0:0] io_rwports_0_wen;                     
    wire [31:0] io_rports_0_rdata;                    
    wire [31:0] io_rwports_0_rdata;                    
    reg clk = 0;                         
    parameter clk_length = `CLOCK_PERIOD;                  
    always #clk_length clk = ~clk;                    
    /*** DUT instantiation ***/                     
    MultiPortedMem                        
     MultiPortedMem(                       
     .clk(clk),                        
     .io_enable(io_enable),                     
     .io_rports_0_addr(io_rports_0_addr),                 
     .io_wports_0_wdata(io_wports_0_wdata),                 
     .io_wports_0_addr(io_wports_0_addr),                 
     .io_wports_0_wen(io_wports_0_wen),                  
     .io_rwports_0_addr(io_rwports_0_addr),                 
     .io_rwports_0_wdata(io_rwports_0_wdata),                
     .io_rwports_0_wen(io_rwports_0_wen),                 
     .io_rports_0_rdata(io_rports_0_rdata),                 
     .io_rwports_0_rdata(io_rwports_0_rdata)                
);                           

    /*** resets && VCD/VPD dumps ***/                   
    initial begin                        
    end                           

    task check_value;                       
    input [255:0] data;                      
    input [255:0] expected;                     
    begin                          
     if (data == expected)                     
     $display("PASS");                      
     else                          
     $display("FAIL");                      
    end                          

    endtask                          

    always @(posedge clk) begin                     
     $display("MultiPortedMem.io_rwports_0_rdata: 0x%x, MultiPortedMem.io_rports_0_rdata: 0x%x, ", io_rports_0_rdata, io_rwports_0_rdata);                     
    end                           

endmodule                          

Answer 1

Зубило 2,10 слишком стар, чтобы поддержать вариант --genHarness. Поскольку это функция, которая все еще находится в разработке, нет предупреждения о недопустимом флаге. Вы хотите использовать Chisel 2.18, чтобы получить правильное поведение от --genHarness.

Новый релиз по Sonatype скоро появится, что приведет к выпуску нумерованных релизов в текущее состояние главы Git-мастера Chisel.

В целом, однако, опция --genHarness не поддерживает генераторную логику, которая выполняет функцию тестера. Вместо этого он генерирует тестовый стенд Verilog, который принимает кодированные входы командной строки, которые позволяют изменять значения моделирования для входов/выходов верхнего уровня и элементов состояния.

В этом генерируется тестер запускается в процессе VCS, порожденный тестером долота, который затем посылает его peek, poke и step команды VCS с помощью IPC. Поскольку testbench, созданный с помощью --genHarness, предназначен для приема этих входов, экземпляр Verilog тестируемого объекта может быть протестирован так же, как и при моделировании на C++.

Хотя теоретически возможно иметь структуру для генерации автономных тестеров Verilog, кодирующих некоторую логику в классе Tester -расширение, для этого потребуется внедрить поведение программы Scala в моделирование Verilog, что значительно сложнее чем существующее использование IPC для --genHarness.