Я пытаюсь вычислить преобразование ДПФ из серии 16-разрядных входных значений с использованием ядра Xilinx FFTv8.0 на Virtex 7, но у меня есть некоторые проблемы с пониманием таблицы данных.Xilinx FFT v8.0 core пример testbench
В частности, я использую стандартный автогенератор testbench (см. Ниже), но вывод всегда равен нулю. Даже после многократного прохождения через лист данных и «Блог FPGA от Jim Wu» (http://myfpgablog.blogspot.de/2010/07/fft-results-from-matlab-fft-bit.html) я до сих пор не понимаю, как его использовать. Я думаю, что я запутался множественного ввода/вывода ядра ..
`timescale 1ns/1ps
////////////////////////////////////////////////////////////////////////////////
// Company:
// Engineer:
//
// Create Date: 14:25:20 05/14/2015
// Design Name: fft_core
// Module Name: C:/Users/Alberto/Documents/MEGA/Master II/Master Thesis/test_fft/fft_tb.v
// Project Name: test_fft
// Target Device:
// Tool versions:
// Description:
//
// Verilog Test Fixture created by ISE for module: fft_core
//
// Dependencies:
//
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
//
////////////////////////////////////////////////////////////////////////////////
module fft_tb;
// Inputs
reg aclk;
reg s_axis_config_tvalid;
reg s_axis_data_tvalid;
reg s_axis_data_tlast;
reg m_axis_data_tready;
reg [7:0] s_axis_config_tdata;
reg [31:0] s_axis_data_tdata;
// Outputs
wire s_axis_config_tready;
wire s_axis_data_tready;
wire m_axis_data_tvalid;
wire m_axis_data_tlast;
wire event_frame_started;
wire event_tlast_unexpected;
wire event_tlast_missing;
wire event_status_channel_halt;
wire event_data_in_channel_halt;
wire event_data_out_channel_halt;
wire [31:0] m_axis_data_tdata;
// generate clk
always #5 aclk =! aclk;
// Instantiate the Unit Under Test (UUT)
fft_core uut (
.aclk(aclk),
.s_axis_config_tvalid(s_axis_config_tvalid),
.s_axis_data_tvalid(s_axis_data_tvalid),
.s_axis_data_tlast(s_axis_data_tlast),
.m_axis_data_tready(m_axis_data_tready),
.s_axis_config_tready(s_axis_config_tready),
.s_axis_data_tready(s_axis_data_tready),
.m_axis_data_tvalid(m_axis_data_tvalid),
.m_axis_data_tlast(m_axis_data_tlast),
.event_frame_started(event_frame_started),
.event_tlast_unexpected(event_tlast_unexpected),
.event_tlast_missing(event_tlast_missing),
.event_status_channel_halt(event_status_channel_halt),
.event_data_in_channel_halt(event_data_in_channel_halt),
.event_data_out_channel_halt(event_data_out_channel_halt),
.s_axis_config_tdata(s_axis_config_tdata),
.s_axis_data_tdata(s_axis_data_tdata),
.m_axis_data_tdata(m_axis_data_tdata)
);
initial begin
// Initialize Inputs
aclk = 0;
s_axis_config_tvalid = 0;
s_axis_data_tvalid = 0;
s_axis_data_tlast = 0;
m_axis_data_tready = 0;
s_axis_config_tdata = 0;
s_axis_data_tdata = 0;
// Wait 100 ns for global reset to finish
#150;
s_axis_config_tvalid = 1;
s_axis_data_tvalid = 1;
//s_axis_data_tlast = 1;
m_axis_data_tready = 1;
s_axis_config_tdata = 1;
s_axis_data_tdata = 1;
// Add stimulus here
// Some random inputs (just to understand how it works):
s_axis_config_tdata = 8'b00000001; // FFT desired (and not IFFT)
s_axis_data_tdata = 32'h00005678; // I have a real input signal, so the upper half (corresponding to the immaginary part) is zero
#10;
s_axis_config_tdata = 8'b00000001;
s_axis_data_tdata = 32'h00001121;
#10;
s_axis_config_tdata = 8'b00000001;
s_axis_data_tdata = 32'h00001516;
#10;
s_axis_config_tdata = 8'b00000001;
s_axis_data_tdata = 32'h00001920;
#10;
s_axis_config_tdata = 8'b00000001;
s_axis_data_tdata = 32'h00001121;
#10;
s_axis_config_tdata = 8'b00000001;
s_axis_data_tdata = 32'h00001516;
#10;
s_axis_config_tdata = 8'b00000001;
s_axis_data_tdata = 32'h00001920;
#10;
s_axis_config_tdata = 8'b00000001;
s_axis_data_tdata = 32'h00001121;
#10;
s_axis_config_tdata = 8'b00000001;
s_axis_data_tdata = 32'h00001516;
#10;
s_axis_config_tdata = 8'b00000001;
s_axis_data_tdata = 32'h00001920;
#10;
s_axis_config_tdata = 8'b00000001;
s_axis_data_tdata = 32'h00001121;
#10;
s_axis_config_tdata = 8'b00000001;
s_axis_data_tdata = 32'h00001516;
#10;
s_axis_config_tdata = 8'b00000001;
s_axis_data_tdata = 32'h00001920;
#10;
s_axis_config_tdata = 8'b00000001;
s_axis_data_tdata = 32'h00001121;
#10;
s_axis_config_tdata = 8'b00000001;
s_axis_data_tdata = 32'h00001516;
#10;
s_axis_config_tdata = 8'b00000001;
s_axis_data_tdata = 32'h00001920;
#10;
end
endmodule
Вот некоторые скриншоты сигнала и от конфигурации ядра, я использовал (я не имею еще право размещать его непосредственно): https://www.dropbox.com/s/0ejccc4dm6zdw7h/FFT.zip?dl=0
У кого-нибудь есть объяснение или рабочий тест (возможно, написанный в Verilog), обрабатывающий данные с этим ядром ip?
Я благодарю вас заранее