Сопоставление часов в файле ограничений VHDL

Question

Итак, у меня есть программа VHDL, которая полагается на часы для процессов, однако я не знаю, как разместить часы в файле ограничений. В моем исходном файле дизайна, я объявляю часы, как

clk : IN std_logic; 

Я попробовал несколько вещей, на основе того, что я видел в Интернете, как

create_clock -period 5 -name clk [get_ports clk] 

и

set_property PACKAGE_PIN L16 [get_ports clk] 
set_property IOSTANDARD LVCMOS33 [get_ports clk] 
create_clock -add -name clk -period 8.00 -waveform {0 4} [get_ports clk] 

Ни один из них не работал до сих пор. Основная ошибка, которую я продолжаю получать, -

Placer failed with error: 'IO Clock Placer failed' 

Любая помощь приветствуется.

Я использую Vivado 2015.2 и программирую плату ZYBO.

Answer 1

Предполагая, что вы смогли синтезировать этот дизайн, я бы проверял, есть ли «clk» в вашем списке соединений. Для этого откройте синтезированный дизайн и разверните дерево «Nets» на вкладке «Список соединений». Если «clk» не существует, то он оптимизирован; поэтому перепроверьте VHDL, если это произойдет.

Кроме того, вы можете ввести эти ограничения непосредственно в консоль TCL после запуска синтеза. Делая это, вы получите немедленную обратную связь, если Vivado смог успешно выполнить команду или любые ошибки, которые она выбрасывает. Это быстрый способ найти ошибки, поэтому вам не нужно тратить время на «Запуск реализации».