Различия между RISC-V и другими ISA

Question

Может ли кто-нибудь объяснить мне большие различия между (RISC и CISC) против RISC-V ISA? Я не могу найти разницу между CISC и RISC-V в Интернете.

Answer 1

RISC-V - это новый ISA, разработанный в Беркли для оказания помощи в исследованиях и образовании. Он является открытым, чистым и легко расширяемым (а также реалистичным).

Общая проблема, связанная с обработчиками исследований зданий, заключается в поиске ISA для использования, который не путается с устаревшими решениями (временные интервалы, окна регистрации), не защищен патентами и имеет достаточное пространство операций для поиска новых инструкций/ускорителей/микропроцессоров.

Публичный выпуск (v2.0) скоро появится, и вы можете прочитать текущий проект в riscv.org. (раскрытие: я использую RISC-V для своих собственных исследований, и я сижу рядом с парнями, которые его разработали и внедрили). [Edit:. Он был официально выпущен в мае 2014 (http://riscv.org/download.html#tab_isaspec)]

По сравнению с другими ИСАС, это, вероятно, наиболее похожий на MIPS и ARMv8 (RISC-V v1.0 был фактически выпущен до ARMv8 вышла). Это архитектура хранилища-загрузки (никаких операций с памятью регистров, таких как x86, кроме набора AMO). Есть некоторые части RISC-V, которые вы можете утверждать, это «CISC-y», как опция для поддержки сжатых инструкций по энергетическим соображениям (16b) или более больших инструкций для еще большего пространства операций opcode (переменная длина инструкции является дополнительным надмножеством, базовый набор ISA - это все 32b-инструкции). Также FMA чувствуют себя немного CISC-y, с тремя исходными операндами и двумя операциями.Но теперь мы блуждаем по мнению территории CISC и что такое RISC. В конце концов, RISC-V очень легко декодировать ISA, и все инструкции в нем легко планировать и выполнять проверку опасности (никаких странных побочных эффектов, как вы можете найти в ISA CISC).

Answer 2

RISC-V является исследованием ISA, но существует множество реализаций FPGA уже Softcore, не упомянуть тренажеры. Это наиболее похоже на MIPS (и NIOS 2, MicroBlaze, Alpha, LM32, ...), но одно важное отличие заключается в том, как обрабатываются ветви:

Видимые интервалы задержки ветвления в значительной степени были признаны сложными суперскалярными реализациями и являются сложными для компиляторов для заполнения. С достижениями в прогнозировании ветвей они больше не нужны, поэтому RISC-V их пропускает. Кроме того, поскольку ветви могут быть разрешены позднее в конвейере, условные ветви RISC-V могут сравнивать любые два регистра как для равноправия, так и для упорядочения.