Я учащийся, изучающий VHDL, и пример кода из моего учебника показывает строки, похожие на следующие в нескольких местах;Линия «когда другие» в заявлении дела VHDL?
when "000" => tmp_result <= a and b;
when "001" => tmp_result <= a or b;
...
when others => tmp_result <= (others => '0');
Я считаю, синтаксис VHDL очень неинтуитивными в целом, но я действительно не «получить» эту линию на всех.
Я очень смущен, почему выше линии не просто:
when others => tmp_result <= '0'
Почему это так?
Я пробовал Google, но не смог найти объяснения.