Существует 3 этапа, участвующих в моделировании VHDL. Это разработка, инициализация и моделирование.
В начале фазы инициализации текущее время установлено равным 0. Ядро моделирования затем помещает все процессы моделирования в очередь активных процессов. Каждый процесс моделирования затем берется из этой очереди и выполняется до тех пор, пока не приостанавливается. Порядок выполнения имитационных процессов во время инициализации не важен. Первоначальное выполнение каждого процесса моделирования гарантирует, что все начальные транзакции запланированы, чтобы симуляция продолжалась.
Процесс имитации приостановлен либо импликацией, либо экспликацией. Процесс со списком чувствительности приостанавливается после того, как его последовательные операторы были выполнены до конца процесса. Процесс с одним или несколькими операторами ожидания приостанавливается явно, когда выполняется его первый оператор ожидания.
Когда очередь активных процессов пуста, фаза инициализации завершена.
Чтобы ответить на ваш вопрос, все процессы будут выполняться один раз на этапе инициализации.
Да, я знаю, что процесс всегда активен/ждет. То, что я спрашиваю, заключается в том, выполняются ли последовательные операторы внутри него в любом случае при моделировании? – Bojack