синтаксис iverilog для include?

Question

Я пытаюсь включить файл Verilog (alu.v) в свой основной файл (cpu.v). Оба файла находятся в одном каталоге.

'include "alu.v" 

module cpu(); 
... 
... 
endmodule 

При попытке скомпилировать его, я получаю следующее сообщение об ошибке.

cpu.v:1 syntax error 
I give up 

Я не вижу, как утверждение include неверно. Я уверен, что мой синтаксис верен, как показано на рисунке here.

Answer 1

Не будьте так уверены! Доказательство того, что вы что-то испортили, не работает.

директивы

препроцессора в Verilog начинается с задней тиком (`) не апостроф (').

Try:

`include "alu.v" 

Вместо:

'include "alu.v"