VHDL код делителя частоты

Question

У меня есть этот код:

architecture Behavioral of BlockName is 
    signal t: std_logic; 
    signal c : std_logic_vector (1 downto 0); 
begin 
    process (reset, clk) begin 
    if (reset = '1') then 
     t <= '0'; 
     c <= (others=>'0'); 
    elsif clk'event and clk='l' then 
     if (c = din) then 
     t <= NOT(t); 
     c <= (others=>'0'); 
     else 
     c <= c + 1; 
     end if; 
    end if; 
    end process; 
    dout <= t; 
end Behavioral; 

роль Этот код является разделить частоту, когда он получает входной сигнал (часы + значение) и выводит разделенную частоту.

Теперь мои вопросы:

1. Что это значит? c <= (others=>'0');
2. Какая стоимость не может быть здесь t <= NOT(t);? последнее значение t? <= Работает как =?

Answer 1

1. c <= (others=>'0'); эквивалентно c <= "00";
2. t <= not(t);t сопоставляющего противоположные текущего значения в t.
3. = - сравнение равенства в VHDL.
4. <= - назначение сигнала в VHDL.

Answer 2

так как «C» берется как вектор и хранит каждый его бит с нулем 'c < = (others =>' 0 ');' , а понятие блокирующих и неблокирующих сигналов отсутствует в VHDL. здесь '=' используется для сравнения, а '< =' используется для назначения сигнала. В вашем коде 't' объявляется как сигнал, и сигнал будет обновляться в конце каждой итерации блока процесса. поэтому в заявлении 't < = NOT (t);' значение t по-прежнему остается старым значением и будет обновляться в конце текущего тикания моделирования.