В SystemVerilog события могут быть определены в портах

Question

В Verilog я знаю, что мы не можем передавать «события» между модулями. Howe в System Verilog? Я хотел бы, событие «TRIG» зацепив источник запуска блоков «eventGen» и потребляемые блоком «eventConsume» Некоторые, как я получаю ошибку компиляции

Код:

module propagateEvents; 

reg clk; 
event trig; 

initial 
begin 
    clk = 1'b0; 
end 

always #10 clk = ~clk; 

eventGen eventGen (trig, clk); 
eventConsume eventConsume (trig, clk); 

endmodule 

module eventGen(trigGen, clk); 

input clk; 
event trigGen; 

reg count[3:0]; 

initial 
    count = 0; 

always @(posedge clk) 
begin 
    count = count + 1'b1; 
    if (count == 'h8) 
     ->trigGen; 
end 

endmodule 

module eventConsume(trigConsume, clk); 

input clk; 
event trigConsume; 

always @(trigConsume) 
begin 
    $display("Trigger caught"); 
end 
endmodule 

Answer 1

Вы должны дать порт направление; ех. inout event. Рабочий пример here. SystemVerilog также может использовать ref event.

Отметьте, что event не синтезируется. Также reg count[3:0] должен быть reg [3:0] count.

module eventGen(output event trigGen, input clk); 
reg [3:0] count; 
initial count = 0; 
always @(posedge clk) 
begin 
    count = count + 1'b1; 
    if (count == 'h8) 
     ->trigGen; 
end 
endmodule 

module eventConsume(input event trigConsume, input clk); 
always @(trigConsume) 
begin 
    $display("Trigger caught"); 
end 
endmodule