Ошибка генератора часов Verilog?

Question

Я пишу простой код, используя ISE 14.7 для генерации тактового сигнала, но выход в iSim всегда равен 1, пока я не изменил = с < = тогда часы работают, не могли бы вы мне сказать почему?

module nonblocking(clk); 
output reg clk; 

initial 
    #10 clk =0; 

always @ (clk) 
#10 clk = ~ clk; // change to <= to work 

endmodule 

Answer 1

Этот код честно не имеет никакого смысла.

В вашем текущем коде указано, что на основании clk значение clk должно быть ~clk. Когда вы используете <=, вы, по крайней мере, указали неблокирующее назначение, что имеет немного больше смысла, но до сих пор его нет.

Если вы хотите тактовый генератор для моделирования, используйте следующее в начальном блоке (давая период 10ns):

forever begin 
    #5 clk <= ~clk; 
end 

Если вы хотите тактовый генератор для синтеза FPGA, либо подключить физический осциллятор входной сигнал часов вашего устройства или использовать встроенный генератор (если он доступен на вашем устройстве). Вы всегда можете использовать DCM/PLL/CMT/MMCM/независимо от того, что ваш FPGA вызывает, чтобы настроить тактовую частоту.