Фон: Я пытаюсь создать поведенческий файл для умножения трех матриц. Я пытаюсь отладить его, сначала увидев, могу ли я прочитать матрицу ввода, а затем вывести промежуточную матрицу.Умножение матрицы VHDL
Поведение файла:
LIBRARY ieee;
USE ieee.std_logic_1164.ALL;
entity DCT_beh is
port (
Clk : in std_logic;
Start : in std_logic;
Din : in INTEGER;
Done : out std_logic;
Dout : out INTEGER
);
end DCT_beh;
architecture behavioral of DCT_beh is
begin
process
type RF is array (0 to 7, 0 to 7) of INTEGER;
variable i, j, k : INTEGER;
variable InBlock : RF;
variable COSBlock : RF;
variable TempBlock : RF;
variable OutBlock : RF;
variable A, B, P, Sum : INTEGER;
begin
COSBlock := (
(125, 122, 115, 103, 88, 69, 47, 24 ),
(125, 103, 47, -24, -88, -122, -115, -69 ),
(125, 69, -47, -122, -88, 24, 115, 103 ),
(125, 24, -115, -69, 88, 103, -47, -122 ),
(125, -24, -115, 69, 88, -103, -47, 122 ),
(125, -69, -47, 122, -88, -24, 115, -103 ),
(125, -103, 47, 24, -88, 122, -115, 69 ),
(125, -122, 115, -103, 88, -69, 47, -24 )
);
--Starting
wait until Start = '1';
Done <= '0';
--Read Input Data
for i in 0 to 7 loop
for j in 0 to 7 loop
wait until Clk = '1' and clk'event;
InBlock(i,j) := Din;
end loop;
end loop;
--TempBlock = COSBLOCK * InBlock
for i in 0 to 7 loop
for j in 0 to 7 loop
Sum := 0;
for k in 0 to 7 loop
A := COSBlock(i, k);
B := InBlock(k, j);
P := A * B;
Sum := Sum + P;
if(k = 7) then
TempBlock(i, j) := Sum;
end if;
end loop;
end loop;
end loop;
--Finishing
wait until Clk = '1' and Clk'event;
Done <= '1';
--Output Data
for i in 0 to 7 loop
for j in 0 to 7 loop
wait until Clk = '1' and Clk'event;
Done <= '0';
Dout <= tempblock(i,j);
end loop;
end loop;
end process;
end behavioral;
Testbench Файл:
LIBRARY ieee;
USE ieee.std_logic_1164.ALL;
-- Uncomment the following library declaration if using
-- arithmetic functions with Signed or Unsigned values
--USE ieee.numeric_std.ALL;
ENTITY lab4b_tb IS
END lab4b_tb;
ARCHITECTURE behavior OF lab4b_tb IS
-- Component Declaration for the Unit Under Test (UUT)
COMPONENT DCT_beh
PORT(
Clk : IN std_logic;
Start : IN std_logic;
Din : IN INTEGER;
Done : OUT std_logic;
Dout : OUT INTEGER
);
END COMPONENT;
--Inputs
signal Clk : std_logic := '0';
signal Start : std_logic := '0';
signal Din : INTEGER;
--Outputs
signal Done : std_logic;
signal Dout : INTEGER;
-- Clock period definitions
constant Clk_period : time := 10 ns;
BEGIN
-- Instantiate the Unit Under Test (UUT)
uut: DCT_beh PORT MAP (
Clk => Clk,
Start => Start,
Din => Din,
Done => Done,
Dout => Dout
);
-- Clock process definitions
Clk_process :process
begin
Clk <= '0';
wait for Clk_period/2;
Clk <= '1';
wait for Clk_period/2;
end process;
-- Stimulus process
stim_proc: process
variable i, j : INTEGER;
variable cnt : INTEGER;
begin
-- hold reset state for 100 ns.
wait for 100 ns;
start <= '1';
wait for clk_period;
start <= '0';
for cnt in 0 to 63 loop
wait until clk = '1' and clk'event;
din <= cnt;
end loop;
--wait for 100 ns;
--start <= '1';
--wait for clk_period;
--start <= '0';
--for i in 0 to 63 loop
-- wait for clk_period;
--if (i < 24) then
--din <= 255;
--elsif (i > 40) then
--din <= 255;
--else
--din <= 0;
--end if;
--end loop;
wait;
end process;
END;
Из того, что я делаю при запуске = 1 матрица считывается в inputblock. В этом случае матрица просто заполняется уникальными инкрементальными значениями от 0 до 63. Затем, когда сделано = 1, я выхожу из блока, который является умноженной матрицей. Проблема в том, что в моем моделировании я получаю некоторые значения, которые должны быть в финальной матрице, но не в правильном порядке. Например, строка ниже содержит первую строку в умноженной матрице, tempblock:
14464.000 15157.000 15850.000 16543.000 17236.000 17929.000 18622.000 19315.000
Как вы можете видеть на картинке моего моделирования я получаю некоторые из этих значений, а затем сигнал становится каким-то странное большим значением.
У меня есть некоторые сомнения, что, возможно, din (0), din (1), din (2) ... din (n) не соответствует входному блоку (0,0), входному блоку (0,1), inputblock (0,2) и т. д. Но я тщательно изучил свой поведенческий файл и не вижу никаких проблем с ним. Что-то не так с тем, как я разработал свой тестовый стенд?
EDIT: Мне нужна помощь в выводе для этого
din<=0;
for i in 0 to 63 loop
wait until clk = '1' and clk'event;
if i = 0 then
Start <= '1','0' after clk_period;
end if;
if (i < 24) then
din <= 255;
elsif (i > 40) then
din <= 255;
else
din <= 0;
end if;
end loop;
Я думал, что будет похож на код в ответ, но я столкнулся с точно такой же проблемой. Как это будет исправлено? Вот изображение того, что в настоящее время выводится. Правильные значения есть, но только сдвинуты на один такт. 
ОКОНЧАТЕЛЬНЫЙ РЕДАКТОР: Решил сам. Проблема заключалась в границах цикла.
Невозможно большой или отрицательный? – user1155120
кажется очень большим по сравнению с другими значениями в полученной матрице. появляется первое значение [0] [0], но только после первых двух тактовых периодов.что заставляет меня поверить, что время как-то отключено двумя часовыми периодами, из-за чего весь внешний блок отображается некорректно. – user1766888
Обратите внимание, что вложенное изображение показывает волну add -radix unsigned/dout/din. В ghdl симуляция разбивается на передний фронт часов в 735 нс, когда ваша модель отходит от нормального режима полета. Я получаю исключение с плавающей запятой, которое может быть связано с диапазоном. Экспериментальный симулятор vhdl у меня показывает -2147469752 на 765 нс, 14464, 15157, 15850, 16543 и 17236 на последовательных часах до 820 нс. – user1155120