Есть ли какой-либо инструмент/приложение, доступное в Интернете, которое помогает мне проверить синтезированный вывод RTL?Проверьте результаты синтеза онлайн?
Примера: Я написал несколько RTL коды (в Verilog) и хочу проверить
-> Если синтезировать-состояние или нет?
-> Netlist RTL сгенерирована.
yosys, конечно. –
[EDAplaygound] (https://edaplaygound.com) имеет возможности онлайн-синтезатора и симулятора. – Greg