Структура TLB в Intel

Question

Я начал с Patterson & Книга Hennessy с базовыми определениями, а затем последовала за справочными документами по программированию Intel для получения дополнительной информации о TLB.

Из документов Intel я узнал о высоком уровне дизайна TLB. такие как размер строки, ассоциативность и уровни кэширования. Но в этом нуждается подробное объяснение того, как кэширование TLB работает в отношении промахов кэша и механизмов его замены в современном процессоре. Какие страницы перемещаются
в L2 TLB от L1 TLB? сколько страниц может содержать одну запись в адресе TLB? Сколько записей присутствует в TLB? (В частности, DTLB)

Любая информация или ссылки будут очень полезны для меня. (Если это не подходящий форум для этого вопроса, пожалуйста, предложите правильный вариант)

Спасибо.

Answer 1

TLB можно назвать кешем перевода, и, таким образом, его функционирование почти такое же, как и на кэшах на кристалле, например, компромиссы исключительной/инклюзивной иерархии, многоуровневые, одноуровневые, частные/общие, такие же, как в кэш. То же самое для ассоциативности, размера страницы и т. Д.

Одна запись в TLB отображает только одну виртуальную страницу на физическую страницу, но размер страницы может варьироваться, например, вместо 4kB процессор может использовать 2 МБ или 2 ГБ, что называется a superpage or hugepage. Или процессор может использовать несколько размеров страниц.

Поскольку вы просите ссылки, см. Мой survey paper on TLB, который отвечает на все эти вопросы и рассматривает более 85 работ. В частности, в разделе 2 документа приведены документы, в которых обсуждаются проекты TLB в коммерческих процессорах.